Проектирование многоразрядного десятичного сумматора комбинационного типа - umotnas.ru o_O
Главная
Поиск по ключевым словам:
страница 1страница 2
Похожие работы
Название работы Кол-во страниц Размер
Проектирование многоразрядного десятичного сумматора комбинационного... 5 847.45kb.
Проектирование многоразрядного десятичного сумматора комбинационного... 3 554.43kb.
Задание 1 Запишите прямой код десятичного числа 52 1 15.22kb.
37. Проектирование баз данных. Проектирование с использованием метода... 1 209.07kb.
Процессы разупорядочения в фоторефрактивных монокристаллах ниобата... 1 362.22kb.
Дипломное проектирование 4 541.89kb.
Лекция Анализ и проектирование программного обеспечения. Проектирование по 1 166.11kb.
Экономическая стратификация. Два основных типа флуктуаций 3 930.61kb.
Строительство, проектирование, выполнение работ по оборудованию бассейнов. 1 82.13kb.
1. Задача: Разработать двоичный накапливающий 14-ти разрядный сумматор. 1 39.73kb.
Вопросы к зачету (экзамену) по курсу "Проектирование трансляторов" 1 19.99kb.
П/н Содержание операции Шифр счетов 3 767.03kb.
Викторина для любознательных: «Занимательная биология» 1 9.92kb.

Проектирование многоразрядного десятичного сумматора комбинационного типа - страница №2/2


4.2 Разработка схемы, фиксирующей переполнение разрядной сетки

При наступлении переполнения разрядной сетки результат получается неправильным. Чтобы фиксировать наступление переполнения необходимо спроектировать специальную схему. В основу проектирования этой схемы положено правило наступления переполнения разрядной сетки. Оно гласит - переполнение наступает если:



  • при сложении двух положительных величин результат получается отрицательным;

  • при сложении двух отрицательных величин результат получается положительным.

Обозначим:

а0 и b0 - знаки слагаемых

c0 - знак результата

 - знак переполнения.

По правилам переполнения составим таблицу истинности для переключательной функции .



а0
b0
c0


0
0
0
0

0
0
1
1

0
1
0
0

0
1
1
0

1
0
0
0

1
0
1
0

1
1
0
1

1
1
1
0




a


b



1
1
1



1
1



1






c




Функциональная схема фиксирующая переполнение:


Условное изображение этой функциональной схемы будет следующим:



4.3. Разработка схемы для определения знака суммы

Правило сложения чисел в обратном коде гласит, что при выполнении операции знаковые разряды участвуют в сложении на ровне с остальными разрядами. При этом учитывается перенос в знаковый разряд и перенос из знакового разряда. Поэтому для получения знака результата можно использовать одноразрядный двоичный сумматор.


5. Разработки функциональной схемы 3-х разрядного десятичного сумматора.

Обозначим слагаемые, поступающие на вход сумматора

А = а0а1а2а3; где а0 — знак числа, аi — десятичная цифра, которая представляется в двоично-десятичном коде следующим образом аi = i8i4i2i1

В = b0b1b2b3; где b0 — знак числа, bi = i8i4i2i1

Результат от сложения обозначим:

С = с0с1с2с3; где с0 — знак суммы, сi =i8i4i2i1

Используя все полученные результаты можно построить структурную схему 3-х разрядного десятичного сумматора

На вход сумматора поступают два трехразрядных десятичных числа. Каждая тетрада этих чисел по отдельности проходит через преобразователь, и каждые две соответствующие тетрады обоих чисел поступают на входы одноразрядных десятичных сумматоров. Эти сумматоры соединены последовательно, аналогично соединению двоичных сумматоров. Кроме того выход Пi первого сумматора подводится на вход схемы, учитывающей знак суммы. Сигнал с входа P этой схемы подводится на вход первого одноразрядною десятичною сумматора Пi-1. Этим достигается прибавление 1 к младшему разряду при сложении в обратном коде.

Получившиеся на выходах одноразрядных десятичных сумматоров значения пропускаются через преобразователи, и на их выходах получаются значащие разряды искомою числа (суммы). Знак суммы вырабатывается «схемой, учитывающей знак суммы».

Знак суммы, а также знаки входных чисел, поступают на «схему, фиксирующую переполнение».




6. Разработка устройства управления для многоразрядного десятичного сумматора

Для правильного функционирования полученной схемы трехразрядного десятичного сумматора необходимо зафиксировать величины, которые участвуют в сложении, величину полученного результата и признаки результата. Это можно сделать, используя входные и выходные регистры и регистр признаков. Однако, кроме регистров, необходимо устройство, которое будет синхронизировать работу этих регистров и осуществлять остановку после получения результата.

Это устройство вырабатывает 4 синхроимпульса с различными временными задержками между ними (СИ1, СИ2, СИ3 и СИ4). Первый импульс позволяет записать два операнда во входные регистры. Как только эта информация будет записана, величины появляются на входах сумматора, и сумматор начинает производить обработку информации. Второй импульс позволяет записать информацию в выходной регистр, когда результат получен. Третий импульс позволяет получить в регистре признаков все признаки результатов. И четвертый импульс останавливает процесс вычислений. Между импульсами существуют временные интервалы, во время которых обрабатывается информация.
6.1 Разработка входных и выходных регистров хранения числовой информации, участвующей в операции сложения

Регистры входов и выхода имеют одинаковую структуру и строятся на синхронных двухтактных J-K триггерах с асинхронными установочными входами R и S. Каждый регистр содержит по 13 триггеров (12 значащих двоичных разрядов и 1 знаковый).

На вход J триггера подается информационный бит. На вход K — инверсия информационного бита. При подаче единицы на вход J и нуля на вход K триггер устанавливается в единичное состояние. При подаче нуля на вход J и единицы на вход K триггер устанавливается в нулевое состояние. Такой принцип используется при проектировании триггеров в регистре признаков.

На синхровход C подается синхросигнал от распределителя сигналов (для регистров входов СИ1, для регистра выходов СИ2). По синхросигналу информация заносится в триггер.

На инверсный вход R подается сигнал НУ (начальная установка) для перевода триггера в нулевое состояние.



6.2 Разработка регистра признаков результата

Регистр признаков хранит информацию о результате работы устройства. Регистр состоит из 4 триггеров. Первый дает единицу, если результат отрицательный, второй — если положительный, третий — если равен нулю, четвертый — если произошло переполнение (при этом первые три триггера блокируются). Входными сигналами для первых двух триггеров является знак результата. Для триггера равенства результата нулю необходимый входной сигнал получается на комбинационной схеме, которая вырабатывает сигнал единицы, когда все значащие разряды (двоичные) результата равны нулю. Входным сигналом четвертого триггера является сигнал с выхода схемы переполнения.

Для блокировки первых трех триггеров в случае переполнения на входы J этих триггеров следует также подать инверсию сигнала со схемы, фиксирующей переполнение. На все четыре триггера на синхровходы C подается сигнал СИ3 от распределителя сигналов. На инверсные входы R подается сигнал НУ для перевода триггеров в начале выполнения операции в нулевое состояние.



6.3 Расчет временных параметров устройства управления

Устройство, вырабатывающее управляющие сигналы СИ 1, СИ 2, СИ 3 и СИ 4, называется распределителем сигналов.

Распределитель сигналов имеет 4 выхода и предназначен для управления процессом работы устройства. Назначение сигналов, на каждом из четырех выходов распределителя:

• первая ветка: сигнал подается на синхровход С регистров входов, происходит занесение данных в регистры;

• вторая ветка: сигнал подается на синхровход С регистров выходов, происходит занесение данных в регистры;

• третья ветка: сигнал подается на синхровход С регистра признаков, происходит занесение флагов окончания процесса в регистр;

• четвертая ветка: сигнал подается на асинхронный вход R триггера пуска, происходит останов процесса.

Входными сигналами распределителя сигналов являются импульсы с генератора импульсов. Генератор вырабатывает импульсные сигналы длительностью 2 нсек. со скважностью 1. Распределитель сигналов должен "выделить" из этой последовательности 4 сигнала с определенной временной задержкой между ними.

При проектировании подобного распределителя сигналов, в первую очередь необходимо определить временные интервалы Т1, Т2 и Т3.

Т1 - характеризуется временем работы трех разрядного десятичного сумматора комбинационного типа. Для определения этой величины надо определить время задержки сигналов по каждой схеме, которая входит составной частью в общую схему.



Одноразрядный двоичный сумматор:

По выходу P – единица переноса = 2нс.

По выходу S – единица переноса = 5нс.
Одноразрядный десятичный сумматор:

Результат: 17нс.

Единица переноса: 2*4=8нс.
Преобразователь:

Задержка = 2нс.


Переполнение разрядной сетки:

Задержка = 3нс.


Трехразрядный десятичный сумматор:

2нс + 8нс + 8нс + 8нс + 2нс + 17нс + 2нс=47нс.


Так как Т1 должно быть кратно 4 (длительность импульса 2 нсек и промежуток между импульсами также 2 нсек.} 47нс, то T1=48нс.

Временной интервал Т2 определяется задержкой сигнала во входных цепях регистра признаков. Комбинационная схема на входе триггера, отвечающего за признак равенства нулю результата, имеет задержку 3нс, поэтому Т2=4нс.

Величина Т3 также равна 4нс., так как сигнал останова СИ 4 идет непосредственно за сигналом СИ 3.

Имея временные интервалы между выходными сигналами в распределителе сигналов, можно приступить к проектированию данного устройства.

Распределитель сигналов является генератором следующих четырехразрядных двоичных чисел:

0001, 0000 … 0000, 0001,0001,0001




12 раз


6.4 Разработка схемы для получения управляющих сигналов и схемы пуска выполнения операции сложения

Распределитель сигналов будет проектироваться на основе счетчика с пересчетом на 16 и комбинационной схемой на выходе. Для проектирования счетчика понадобится 4 триггера.




Счетчик
Синхроимпульсы

Q4
Q3
Q2
Q1
СИ4
СИ3
СИ2
СИ1

0
0
0
0
0
0
0
1

0
0
0
1
0
0
0
0

0
0
1
0
0
0
0
0

0
0
1
1
0
0
0
0

0
1
0
0
0
0
0
0

0
1
0
1
0
0
0
0

0
1
1
0
0
0
0
0

0
1
1
1
0
0
0
0

1
0
0
0
0
0
0
0

1
0
0
1
0
0
0
0

1
0
1
0
0
0
0
0

1
0
1
1
0
0
0
0

1
1
0
0
0
0
0
0

1
1
0
1
0
0
1
0

1
1
1
0
0
1
0
0

1
1
1
1
1
0
0
0




7. Общая структура схемы 3-х разрядного десятичного сумматора комбинационного типа с устройством управления.

<< предыдущая страница